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A Simple State Machine including Test bench and memory block

$30-250 AUD

En curso
Publicado hace casi 12 años

$30-250 AUD

Pagado a la entrega
Implement a simple state machine that controls the sequencing of the line LdA, LdB and LdS. The objective is to enable each of these at successive clock cycles such that you are able to load register A in cycle 1, then B in cycle 2 and to examine the result in cycle 3. See the timing diagram below The DE1 board includes an SRAM chip, called IS61LV25616AL-10, a static RAM with a capacity of 256K 16-bit words
ID del proyecto: 1584325

Información sobre el proyecto

2 propuestas
Proyecto remoto
Activo hace 12 años

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i will do it now
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5,5
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2 freelancers están ofertando un promedio de $113 AUD por este trabajo
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hi, I have good knowledge of the VHDL and Verilog. I can do its fast as you required.
$175 AUD en 7 días
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Sobre este cliente

Bandera de AUSTRALIA
Frankston, Australia
5,0
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