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vlsirajagopal

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Verilog , VHDL, System verilog, UVM. Synopsys VCS, VIVADO,MODELSIM,XILINX ISE, Design vision (Design compiler) , Prime time,TMAX Would like to work on my skills.
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Senior verification engineer

Jul 2016 - Nov 2017 (1 year)

Block level verification of ethernet switches.

Verification engineer

Jul 2013 - Jun 2016 (2 years)

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Verification of ethernet switch ,scheduler,Txole, DMA (AXI) using System verilog UVM.

Educación

BE

2007 - 2011 (4 years)

Calificaciones

Diploma in ASIC (2011)

RV -VLSI design centre

Whole flow of ASIC with hands on project(Design,DV,STA,PD,Layout).

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